Тема 3. Типовые узлы ЭВМ. (4 часа)
Цели и задачи: Изучение типовых узлов электронно-вычислительной техники.
Учебные вопросы:
Узлы комбинированного типа;
Узлы накапливающего типа;
Организация взаимодействия основных устройств ЭВМ;
Характеристика интерфейса периферийных устройств;
Виды передаваемой информации;
Интерфейсы цифро-аналоговых преобразователей;
ЦАП с последовательным интерфейсом входных данных;
ЦАП с параллельным интерфейсом входных данных;
Параллельные и последовательные интерфейсы
Сравнительная характеристика последовательной шины USB и параллельного порта подключения LPT.
ЭВМ может быть представлена как совокупность узлов, а каждый узел - как совокупность элементов.
Элемент - это наименьшая функциональная часть, на которую может быть разбита ЭВМ при логическом проектировании и технической реализации.
По функциональному назначению элементы ЭВМ могут быть разделены на:
- логические (реализующие одну из функций алгебры логики);
- запоминающие (для хранения одноразрядного двоичного числа);
- вспомогательные (для формирования и генерации импульсов, таймеры, элементы индикаторов, преобразователи уровней и т.п.).
По типу сигналов:
- аналоговые;
- цифровые.
По способу представления входных и выходных сигналов:
- потенциальные;
- импульсные;
- импульсно-потенциальные.
Узел - совокупность элементов, которая реализует выполнение одной из машинных операций.
Различают два типа узлов ЭВМ:
- комбинационные;
- накапливающие (с памятью).
В свою очередь комбинационные узлы включают сумматоры, схемы сравнения, шифраторы, дешифраторы, мультипликаторы, программируемые логические матрицы и т.д.
Накапливающие узлы - триггеры, регистры, счётчики и т.п.
В цифровых устройствах переменные и соответствующие им сигналы изменяются не непрерывно, а лишь в дискретные моменты времени. Временной интервал между соседними моментами времени называется тактом.
Информация в элементах ЭВМ может обрабатываться в последовательном или параллельном коде. При последовательном коде каждый временной такт предназначен для обработки одного разряда слова. При этом все разряды слова фиксируются по очереди одним и тем же элементом.
При параллельной обработке информации код слова развертывается не во времени, а в пространстве, т.к. значения всех разрядов обрабатываются одновременно за один такт.
ЭВМ 3-го поколения строились на основе базовых логических элементов (ЛЭ). Например, И-НЕ или ИЛИ-НЕ. Важнейшими характеристиками любого базового логического элемента является быстродействие и потребляемая мощность. В зависимости от рассеиваемой мощности различают следующие ЛЭ:
- микроватные Р до 300 мкВт;
- маломощные Р до 3 мВт;
- средней мощности Р до 30 мВт;
- мощные Р свыше 30 мВт.
По величине среднего времени задержки ЛЭ разбиваются на группы:
- низкое быстродействие tз > 50 нс , Р = 0,01-1 мВт;
- среднее быстродействие tз = 10-50 нс , Р = 1-10 мВт;
- высокое быстродействие tз = 5-10 нс , Р = 10-50 мВт;
- сверхвысокое быстродействие tз < 5 нс , Р = 50-1000 мВт.
 Каждый ЛЭ кроме того характеризуется величиной напряжения, соответствующим уровням логических ''0" и ''1" , коэффициентом объединения по входу, коэффициентом разветвления по выходу.
ЛЭ объединяются в группы (серии) интегральных микросхем, например, серии К155 , К500 , К176 и др.
Для всех ЛЭ повышение быстродействия сопровождается ростом энергопотребления, а повышение плотности размещения элементов на кристалле - снижением быстродействия.
3.2 Узлы комбинированного типа.
Сумматор. Для понимания принципов построения и функционирования сумматора рассмотрим пример сложения двоичных чисел:
В каждом i разряде одноразрядный сумматор должен формировать сумму Si и перенос в старший разряд.
Различают полусумматор HS (не учитывает сигнал переноса) и полный сумматор SM (учитывает сигнал переноса).
Полусумматор Полный сумматор Многоразрядный
сумматор
Хi – входы
Si – выходы
Рi – перенос
Кодепреобразователь – это комбинационное устройство (КУ), имеющее m входов и n выходов и преобразующее входные m-разрядные двоичные числа в выходные n-разрядные. Чаще всего используются 2 вида - шифраторы и дешифраторы.
Дешифратор (ДС) - это КУ с m-входами и выходами, формирующие ''1'' только на одном из выходов, десятичный номер которого соответствует входной десятичной комбинации. Работа ДШ задается таблицей истинности .
Шифратор (СД) - решает обратную приведенной раньше задаче.
Мультиплексор (MUX) - это КУ, которое осуществляет коммутацию одного из своих входов Х на единственный выход У. Подключение входа к выходу, как правило, осуществляется в момент подачи на синхронизирующий вход с тактового импульса, а номер подключаемого к выходу входа определяется адресным кодом, подающимся на адресные входы мультиплексора А.
Демультиплексор (ДМХ) решает обратную задачу.
Обозначение MUX, ДМХ приведено на рисунке:
Коммутатор - это КУ с m входами и n выходами, которое по заданным адресам А входа и B выхода соединяет между собой требуемые вход и выход.
Программируемая логическая матрица - универсальная комбинационная схема для преобразования входного n-разрядного двоичного кода в выходной m-разрядный код по заданной таблице истинности. Широко используются в устройствах управления микропроцессоров .
Схемы сравнения - необходимы для организации ветвящихся процессов обработки данных и т.д. (см. рис.).
 3.3 Узлы накапливающего типа .
В качестве запоминающих элементов ЭВМ используются триггеры или устройства на основе магнитных материалов.
Триггер - это конечный автомат, который обладает двумя устойчивыми состояниями и под воздействием управляющего сигнала переходит из одного состояния в другое.
По функциональному назначению различают RS , Т , JK , D - триггеры, комбинированные RST-триггеры , JKRS , DRS -триггеры и т.п. При этом применяют обозначения S , R - входы для раздельной установки триггера в состояние "1"(S) и "0"(R) .
Т - счетный вход триггера.
J, k - входы для раздельной установки Jk триггера в состояние "1" (J) и "0" (k).
D - вход для установки триггера в состояние "1" или "0" с временной задержкой относительно момента появления информационного сигнала.
С - вход синхронизации.
Состояние триггера определяется сигналом Q на его прямом выходе. Законы функционирования триггеров задаются таблицами переходов с компактной записью, при которой в столбце состояний может быть указано, что новое состояние совпадает с предыдущим либо является его отрицанием.
Рассмотрим RS - триггер. Асинхронный (не синхронизируемый) RS - триггер на интегральных элементах ИЛИ - НЕ приведен на рисунке:
Триггер образуется из 2-х элементов ИЛИ - НЕ, соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор одной из схем ИЛИ - НЕ закрыт, а другой открыт.
 Таблица переходов RS - триггера:
Ф
ункционирование RS-триггера может быть описано выражением:
Качество работы триггеров оценивается основными показателями – такими, как быстродействие, нагрузочная способность, потребляемая мощность, помехоустойчивость.
Дополняя RS-триггер входной комбинационной схемой, можно построить любой вид триггера.
Чтобы иметь возможность синхронизировать работу узлов и устройств ЭВМ, используют синхронные триггеры, имеющие специальный вход для синхроимпульсов. Если момент срабатывания асинхронного триггера привязан к моменту изменения уровня входных сигналов, то для синхронного - к моменту поступления синхроимпульсов.
Двуступенчатые триггеры позволяют избежать сбоев при записи или считывании информации в одном такте: первая ступень осуществляет запись по переднему фронту тактового импульса, а вторая - выдачу (перезапись во вторую ступень) по заднему фронту.
Т – триггер изменяет свое состояние при приходе каждого импульса, т.е. он их считает. Используется для построения счётчиков.
Регистры.
Предназначены для записи, хранения и преобразования в них двоичных чисел. В качестве элементарной ячейки регистра используется триггер, который может хранить одноразрядное двоичное число. Запись и считывание информации в регистр может производиться последовательно (поразрядно) или параллельно (всеми разрядами одновременно). В соответствии с этим различают регистры последовательные, параллельные, последовательно-параллельные, параллельно-последовательные и универсальные.
Счётчик.
Функциональный узел, предназначенный для подсчета числа получивших на его вход сигналов (импульсов) и фиксации результата в виде многоразрядного двоичного числа.
Счётчики подразделяются на суммирующие, вычитающие и реверсивные.
Организация взаимодействия основных устройств ЭВМ.
В составе ЭВМ кроме традиционных устройств компьютера с классической архитектурой (оперативное запоминающее устройство, арифметико-логическое устройство и основные схемы устройства управления) выделим следующие блоки:
регистровая память;
блок формирования адреса операнда (БФАО);
двадцатиразрядные сумматоры для получения физических адресов данных (ΣФАД) и физических адресов команд (ΣФАК).
Рис. 10.1. Структурная схема базовой модели персональной ЭВМ
На входы регистровой памяти из БФАО поступают номера регистров, к которым проводится обращение. На входы выбираемых регистров поступают из АЛУ результаты выполнения операции и значения сегментных регистров, устанавливаемых операционной системой ЭВМ. В регистрах хранятся составляющиеэффективных адресов данных, исходные и промежуточные данные, участвующие в выполнении операции, старшие 16 разрядов базовых адресов сегментов.
На блок формирования адреса операнда поступают:
сигналы от тактового генератора микропроцессора;
коды полей второго байта выполняемой команды, находящейся в РК; эти коды определяют режимы адресации первого (поля md и r/m) и второго (поле reg) операндов;
коды двух младших разрядов первого байта команды (d и w), которые определяют, соответственно, операнд, на место которого записывается результат операции, и разрядность операндов.
БФАО вырабатывает следующие выходные сигналы:
коды номера выбираемых регистров;
сигналы считывания кодов с выбранных регистров;
сигналы считывания смещений (disp L и disp H);
сигналы считывания непосредственных операндов (data L и data H).
Сумматоры физических адресов используются для получения адреса обращения к оперативной памяти с учетом ее сегментной организации. Одним из слагаемых выступает начальный адрес сегмента, который формируется путем умножения на 16 значения соответствующего сегментного регистра. Второе слагаемое - это смещение относительно начала сегмента. Для сегмента кода таким смещением является значение указателя команд IP, а для сегмента данных - сформированный блоком формирования адреса операнда эффективный адрес.
Суть этапов выполнения команды остается без изменения по сравнению с классической ЭВМ:
первый - выбор кода команды;
второй и третий - выбор операндов;
четвертый - выполнение операции в АЛУ;
пятый - запись результата в оперативную или регистровую память;
шестой - формирование адреса следующей выполняемой команды.
Рассмотрим выполнение вышеуказанных этапов на примере следующей команды:
ADD AL,[BX+disp8]
Допустим, что ее первый байт находится в ячейке ОЗУ с адресом i + 24*[CS], то есть [IP] = i.
Первый этап. Код IP, то есть [IP] = i, передаётся на сумматор ΣФАК. На этот же сумматор поступает код сегментного регистра команд [CS] из РП, умноженный на 16. На выходе ΣФАК сформируется код физического адреса ОЗУ, по которому находится первый байт команды. Код с выхода ΣФАК поступает на регистр адреса ОЗУ. Из ОЗУ выбирается первый байт команды и посылается в регистр команд (для некоторого упрощения предполагаем, что обмен информацией между микропроцессором и ОЗУ происходит байтами). И в завершении этого этапа к IP добавляется 1.
Все указанные взаимодействия отметим на схеме знаком 11. Эта последовательность действий будет повторена еще два раза для выбора второго и третьего байтов выполняемой команды. Это отмечено на схеме знаками 12 и 13.
Второй этап. В начале второго этапа с помощью ДшКОп расшифровывается код операции выполняемой команды. Если выполняемая команда не нарушает естественного порядка выполняемой программы, то осуществляется формирование адреса первого операнда и выборка этого операнда из РП или ОЗУ ЭВМ.
В данной команде для первого операнда используется регистровый относительный режим адресации. Соответственно, эффективный адрес определяется так: EA = [BX] + disp8. В этом случае коды полей md и r/m второго байта из регистра команд поступают в БФАО и таким образом коммутируют оборудование БФАО, что на его выходе появляются сигналы, обеспечивающие считывание:
кода регистра BX;
кода disp L;
кода сегментного регистра DS.
Все указанные коды поступают на сумматор физического адреса данных ΣФАД. При этом обеспечивается передача значения DS со сдвигом на 4 разряда влево (умножение на 16). Сформированный на ΣФАД код поступает на РА ОЗУ. Происходит выборка байта данных, который направляется в АЛУ. Выполнение второгоэтапа завершено. Все указанные взаимодействия устройств отметим на схеме цифрой 2.
Третий этап. Выбор второго операнда. В данном случае БФАО под воздействием сигнала с разряда w и поля reg регистра команд выдает сигнал обращения к регистру AL, код которого подается в АЛУ. Все взаимодействия на этом этапе отметим цифрой 3.
Четвертый этап. Выполнение операции сложения в АЛУ. Здесь блок управления операциями выдает те сигналы в АЛУ, которые необходимы для выполнения операции. Линии взаимодействия отметим цифрой 4.
Пятый этап. Код выполненной операции из АЛУ направляется в регистр AL (d = 1) регистровой памяти. Взаимодействие отмечается цифрой 5.
Команда выполнена. В IP находится основная составляющая адреса следующей команды программы: (IP) = i + 3. Здесь шестой этап как отдельный (автономный)этап исключен. Формирование основной составляющей адреса следующей выполняемой команды (указателя команд) было реализовано на первом этапе. Значениесегментного регистра команд в арифметических командах не меняется.
ЭВМ готова к выполнению следующих команд программы.
|
